Umamageswaran / Pandey / Wilsey | Formal Semantics and Proof Techniques for Optimizing VHDL Models | E-Book | sack.de
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E-Book, Englisch, 158 Seiten, eBook

Umamageswaran / Pandey / Wilsey Formal Semantics and Proof Techniques for Optimizing VHDL Models


1999
ISBN: 978-1-4615-5123-2
Verlag: Springer US
Format: PDF
 Kopierschutz: 1 - PDF Watermark

E-Book, Englisch, 158 Seiten, eBook

ISBN: 978-1-4615-5123-2
Verlag: Springer US
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 Kopierschutz: 1 - PDF Watermark

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.

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Zielgruppe

Research

Autoren/Hrsg.

Umamageswaran, Kothanda
Pandey, Sheetanshu L.
Wilsey, Philip A.

Weitere Infos & Material

1. Introduction. 2. Related Work. 3. The Static Model. 4. A Well-Formed VHDL Model. 5. The Reduction Algebra. 6. Completeness of the Reduced Form. 7. Interval Temporal Logic. 8. The Dynamic Model. 9. Applications of the Dynamic Model. 10. A Framework for Proving Equivalences Using PVS. 11. Conclusions. Appendices. References. Index.

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