Schulze Konzepte siliziumbasierter MOS-Bauelemente

2005
ISBN: 978-3-540-27547-3
Verlag: Springer Berlin Heidelberg
Format: PDF
Kopierschutz: 1 - PDF Watermark

E-Book, Deutsch, Band 23, 429 Seiten

Reihe: Halbleiter-Elektronik

Das Buch beschreibt die Konzepte siliziumbasierter MOS-Bauelemente für Logikanwendungen (CMOS), Speicheranwendungen (DRAM, SRAM, EEPROM) und leistungselektronische Anwendungen. Der Autor untersucht die Quellen, die in den vergangenen 30 Jahren diskutiert wurden. Er beschreibt, wie die einzelnen Konzepte technologisch umgesetzt wurden und geht auf die Vor- und Nachteile der Konzepte ein. Er erläutert die Funktionsweise und Charakteristiken der elektronischen Bauelemente, die mit dem jeweiligen Konzept realisiert wurden. Das Buch ist besonders geeignet für Ingenieure und Physiker, die sich mit neuartigen bzw. alternativen Bauelementarchitekturen und deren Entwicklung beschäftigen.

Autoren/Hrsg.

Schulze, Jörg

Inhaltsverzeichnis

1;Vorwort;6
2;Inhaltsverzeichnis;9
3;Abkürzungsverzeichnis;13
4;Einleitung;16
4.1;E.1 International Electron Devices Meeting (IEDM, USA);20
4.2;E.2 International Conference on Solid State Devices and Materials (SSDM, Japan);26
4.3;E.3 European Solid State Devices Research Conference (ESSDERC, Europa);30
4.4;E.4 Statistische Zusammenfassung;34
5;1 Logik- und Speicherstrukturen und prinzipielles MOSFET-Verhalten;40
5.1;1.1 Der CMOS-Inverter für Logikschaltungen;40
5.1.1;1.1.1 NMOS- und PMOS-Inverterstrukturen;40
5.1.2;1.1.2 Das „Power-Delay”-Produkt;41
5.1.3;1.1.3 Der CMOS-Inverter;43
5.1.4;1.1.4 Aufbau von CMOS-Invertern und das Verhalten von MOS-Feldeffekt Transistoren;46
5.1.5;1.1.5 Herstellung eines lateralen MOSFETs der Technologiegeneration 0,25 m;74
5.1.6;1.1.6 Unterschiede zwischen vertikalen und lateralen MOSFETs;75
5.2;1.2 Silizium- und MOSFET-basierte Speicherstrukturen;77
5.2.1;1.2.1 Der DRAM;78
5.2.2;1.2.2 Der SRAM;81
5.2.3;1.2.3 Der EEPROM;83
5.3;1.3 Silizium-basierte Leistungs-MOSFETs;89
5.3.1;1.3.1 Grundtypen Silizium-basierter Leistungs-MOSFETs;89
5.3.2;1.3.2 Bipolartransistoren;93
5.3.3;1.3.3 Thyristoren und IG(B)Ts;97
6;2 Konzepte der CMOS-Logik und HF-Technologie;102
6.1;2.1 Konventionelle vertikale MOSFET-Konzepte;111
6.1.1;2.1.1 V-Graben Konzepte;111
6.1.2;2.1.2 Der V-Graben „Insulated Gate Avalanche Transistor“ (VIGAT);114
6.1.3;2.1.3 Der V-Graben MOSFET (VMOSFET);117
6.1.4;2.1.4 SOI-Substrate;120
6.1.5;2.1.5 Der vertikale MOSFET;123
6.1.6;2.1.6 Übersicht weiterer vertikaler MOSFET-Konzepte;127
6.2;2.2 Alternative vertikale MOSFET-Konzepte;134
6.2.1;2.2.1 Das Problem der Überlappkapazitäten;135
6.2.2;2.2.2 Das Problem der Grenzflächenzustandsdichten, Grenzflächenrauhigkeiten und verminderten Ladungsträgerbeweglichkeiten im vertikalen Transistorkanal;138
6.2.3;2.2.3 Lösung des Problems der Überlappkapazitäten – Der VRG-MOSFET und „Pillar“-MOSFET-Konzepte;144
6.2.4;2.2.4 Der vertikale „Pillar“-MOSFET mit einem „Silicon-On-Insulator“- Kanalgebiet (SOI-MOSFET);161
6.2.5;2.2.5 Mögliche Lösung des Problems der Grenzflächenzustandsdichte durch „Surface Engineering“ – Oberflächenphasen;162
6.2.6;2.2.6 Lösung des Problems der geringeren Ladungsträgerbeweglichkeiten und des Problems des „floatenden“ Kanalgebietes durch „Channel Engineering“ – Der vertikale MOSFET mit verspanntem Silizium-Kanal auf SiGe (SSC-MOSFET);166
6.2.7;2.2.7 Lösung des Problems der geringeren Ladungsträgerbeweglichkeiten und des Problems des „floatenden“ Kanalgebietes durch „Channel Engineering“ – Der vertikale „Planar-Doped Barrier“-MOSFET (PDBFET);169
6.3;2.3 Vertikale MOSFET-Konzepte mit intrinsischem Kanalgebiet;190
6.3.1;2.3.1 Der vertikale „Intrinsic Channel“-MOSFET mit einem „Silicon- On-Insulator“-Kanalgebiet (IC-SOI-FET);192
6.3.2;2.3.2 Der vertikale „Intrinsic Channel“-MOSFET mit einem „Silicon- On-Nothing“-Kanalgebiet (IC-SON-FET);196
6.4;2.4 Vertikale Quanten-MOSFETs;207
6.4.1;2.4.1 Der vertikale Tunnel-FET mit MOS-Gate-gesteuertem Tunnelübergang (Tunnel-MOSFET);208
6.4.2;2.4.2 Der vertikale „Few Electron“-Transistor (VFET) bzw. „Single Electron“-Transistor (VSET);225
6.5;2.5 Quasivertikale MOSFET-Konzepte;245
6.5.1;2.5.1 Der quasivertikale „Buried Gate“-MOSFET (BG-MOSFET);245
6.5.2;2.5.2 Der quasivertikale „Modulation Doped“ SiGe-FET (SiGe- MODFET);250
6.5.3;2.5.4 Der quasivertikale SiGe-MOSFET mit einem „Strained- Silicon-On-Insulator“ Kanalgebiet (SiGe-SSOI-MOSFET);272
6.5.4;2.5.5 Der „Atomic Layer Deposition“-MOSFET (ALD-MOSFET);274
6.5.5;2.5.6 Der quasivertikale „Intrinsic Channel“-MOSFET mit einem „Silicon-On-Nothing“-Kanalgebiet (IC-SON-FET);276
7;3 Auf vertikalen bzw. quasivertikalen Transistoren basierende Speicher;286
7.1;3.1 Vertikale DRAM-Konzepte;286
7.1.1;3.1.1 Die „Buried-Source VMOSFET“ DRAM-Zelle (VMOSDRAM- Zelle);289
7.1.2;3.1.2 Die „Surrounding Gate Transistor“ DRAM-Zelle (SGTZelle);293
7.1.3;3.1.3 Die „Vertical Access Transistor and Buried Strap“ DRAM-Zelle (VERIBEST-Zelle);298
7.1.4;3.1.4 Die „Fully-Depleted Surrounding Gate Transistor“ DRAM-Zelle (FD-SGT-Zelle);306
7.2;3.2 Vertikale und quasivertikale SRAM-Konzepte;312
7.2.1;3.2.1 Vertikale und quasivertikale Transistoren für 6-Transistor- SRAM-Zellen;315
7.2.2;3.2.2 Die quasivertikale Thyristor-basierte SRAM-Zelle (TRAM- Zelle);321
7.2.3;3.2.3 Die vertikale SRAM-Zelle basierend auf einer bistabilen Diode (BD-SRAM-Zelle);326
7.3;3.3 Vertikale und quasivertikale Konzepte nicht-flüchtiger Speicher (NVM-Konzepte);330
7.3.1;3.3.1 Die TMOSFET-ROM-Zelle (TMOS-Zelle);331
7.3.2;3.3.2 Die „Record-On-Silicon“ ROM-Zelle (ROS-Zelle);332
7.3.3;3.3.3 Die V-Graben EEPROM-Zelle (VEEPROM-Zelle);336
7.3.4;3.3.4 Die „3D Sidewall“ Flash-EPROM-Zelle (SF-EPROM-Zelle);339
7.3.5;3.3.5 Die „Stacked-Surrounding Gate Transistor“ Flash-EPROM-Zelle (SSGT-Zelle);344
7.3.6;3.3.6 Der „Scalable Two-Transistor Memory” (STTM-Zelle);347
8;4 Vertikal- und Quasivertikalkonzepte Siliziumbasierter Leistungs-MOSFETs;352
8.1;4.1 Konzepte vertikaler Leistungs-MOSFETs;361
8.1.1;4.1.1 Der vertikale V- bzw. U-Graben Power-MOSFET (Power- (V/U)MOSFET);361
8.1.2;4.1.2 Der vertikale „Insulated Gate“ GTO-Thyristor (GTO-IGT);368
8.1.3;4.1.3 Der vertikale „Insulated Gate Bipolar Transistor“ (IGBT);372
8.1.4;4.1.4 Der vertikale „Planar Doped Barrier“ Power-MOSFET (Power-PDBFET);374
8.1.5;4.1.5 Der vertikale Power-UMOSFET mit „Common Source“;382
8.2;4.2 Konzepte quasivertikaler Leistungs-MOSFETs;386
8.2.1;4.2.1 Der quasivertikale „Vertical Drain“ Power-MOSFET (VDPower- MOSFET);386
8.2.2;4.2.2 Der „Double-Diffused/Implanted“ (SOI-)Power-MOSFET ((SOI-)DMOS);390
8.2.3;4.2.3 Der quasivertikale „Depletion Mode“ V-Graben Power- MOSFET (DM-Power-VMOSFET);400
8.2.4;4.2.4 Der quasivertikale „Insulated Gate Thyristor“ (IGT);402
8.2.5;4.2.5 Der quasivertikale CoolMOS;411
8.2.6;4.2.6 Der quasivertikale „Oxide-Bypassed“ DMOS (OBDMOS);416
9;Nachwort;420
10;Quellen und Literaturverzeichnis;424

Leseproben

3 Auf vertikalen bzw. quasivertikalen Transistoren basierende Speicher (S. 271)

Das zweite Hauptthema des vorliegenden Buches befasst sich mit vertikalen, Silizium-basierten Speicherstrukturen, wobei unter „vertikal" in erster Linie der vertikale Aufbau des Auswahltransistors verstanden wird. Konkret sollen in diesem Kapitel Konzepte für vertikale DRAMs, SRAMs und EEPROMs (Flash-PROMS) besprochen werden. Dabei wird sich auch hier nicht nur auf die in den Tabellen E.7. und E.8. der Einleitung dieses Buches aufgeführten Konzepte beschränkt. Es werden auch Konzepte, die in anderen Quellen diskutiert und vorgestellt wurden, bzw. neuere, unpublizierte Konzeptansätze vorgestellt.

3.1 Vertikale DRAM-Konzepte

Neben den CMOS-Invertern gehören DRAMs zu den wichtigsten Bauelementen der Silizium-basierten Halbleiterelektronik, da die Entwicklung hochleistungsfähiger Logikschaltungen fest mit der Entwicklung schneller, kostengünstig produzierbarer Speicher mit hohem Fassungsvermögen (das bedeutet eine hohe Anzahl von Bits pro Chipfläche) verknüpft ist und DRAM-Speicher das Potenzial besitzen, alle dafür erforderlichen Kriterien (schnell, kostengünstig, hohe Bitdichte) zu erfüllen. Das bedeutet aber zwangsläufig, dass DRAM-Zellen dem gleichen „Skalierungsdruck" wie CMOS-Schaltungen unterworfen waren und sind. Dabei bezieht sich dieser Skalierungsdruck stets auf die lateralen Ausdehnungen der Bauteile. Lässt man für den Moment die aktuelle „H "-Entwicklung146 außeracht, dann ergibt sich die zu überwindende Schwierigkeit, dass der Speicherkondensator selbst nicht skalierbar ist, wie die folgende Abschätzung für die sogenannte T-Zelle mit einem lateralen Auswahltransistor und einem planaren Speicherkondensator zeigt: Um verlässlich die in der Zelle eingeschriebene Speicherinformation für die technisch geforderte Zeit halten zu können, müssen genügend Ladungen im Speicherkondensator gespeichert werden können.